Panasonic & Renesas i samarbete för utveckling av 32-nm process för SoC

Företagen räknar med att SoC vid 32-nm kommer att ge både lägre kostnader och förbättrad prestanda, men att det först finns många tekniska frågor som måste lösas. I synnerhet är det nödvändigt att införa nya material och utveckla ny teknik för att övervinna hindren för fortsatt integrering, såsom gateläckage och oförenliga elektriska karaktäristika, vilka är typiska problem. Införande av nya material är tekniskt svårt, och de vetenskapliga och tekniska utmaningarna i att uppnå en acceptabel transistorprestanda vid 32-nm är mer besvärliga än för den föregående generationens process. För att möta dessa utmaningar kommer den nya 32-nm processen att ha en nyutvecklad transistorteknik med en metal/high-k1 gate-stack struktur och en kontaktteknik med ett nytt ultralåg-k2 material. För att få kretsar med komplementär metal-isolator-halvledare (CMIS) 3-teknologi, (en typ av CMOS), på en 32-nm nod används en ultratunn film för layer4. Detta möjliggör utveckling av en konventionell transistorkonfiguration, med en kiseloxidfilm som isolerskikt. Införandet av isolerskiktet har visat sig förbättra transistorernas tillförlitlighet och minska spridningen i elektriska egenskaper mellan transistorer. De båda parterna har arbetat med gemensam utveckling av SoC-teknik även tidigare. De har utvecklat en 130-nm DRAM kompositprocess under 2001, en 90-nm SoC under 2002, en 90-nm DRAM kompositprocess under 2004, en 65-nm SoC i 2005 och en 45-nm SoC i 2007. Den nya 32-nm processen kommer att tillämpas på SoCs för avancerade mobila och digitala konsumentprodukter.