50 % leveransförseningar

EPR fick svar av 231 chefer och ingenjörer i England, Frankrike, Tyskland och Skandinavien på undersökningen. C:a 75 % av de som svarade sade att projekts deadline för snäv för att kunna göra ordentliga designverifikationer så valen var försenad- eller leverans med kända problem. 50 % säger att de valde för sen leverans framför leverans med kända fel. 26 % svarade att de hellre levererade med kända fel för att undvika förseningar. Bara a5 % svarade att tilldelade deadlines för design, var tillräckliga för en fullständig verifikation. Undersökningen visar att chefer inte kan "rycka på axlarna" åt detta och säga att felen är oviktiga. Undersökningen hade en specifik fråga om orsaken till svåra fel och det vanligaste svaret var att ofullständig systemverifikation var den vanligaste orsaken. Undersökningen täckte ett brett band från mönsterkort (PCB), specifika applikationer IC (ASIC), programmerbara gate arrays (FPGA), anpassade IC och system-on-chip designer. Hälften av svaren var från deigners och större delen av resten var chefer inom konstruktion. Källa EBN